Roteiro de tecnologia de processo do Imec para 2036

O roteiro imec nos levará de 7 nm para 0,2 nm ou 2 ångström até 2036, mantendo um ritmo introdutório de dois a dois anos e meio.

Primeiro, os avanços contínuos na litografia serão a chave para uma maior escala dimensional: a litografia tradicional usa luz e, hoje, o comprimento de onda da luz é maior do que a precisão exigida dos padrões.

É por isso que a litografia Extreme UV (EUV) foi introduzida. Agora está aparecendo em faixas de produção cada vez mais funcionais para fabricação em volume. O EUV nos levará da geração de cinco nanômetros para dois nanômetros.

Para diminuir, precisamos de uma versão atualizada do EUV, high-NA EUV, com lentes maiores. Estes terão um diâmetro de um metro com uma precisão de 20 picometros.

Para EUV de alto NA, o primeiro protótipo, que está sendo desenvolvido pela ASML, estará disponível em 2023.

A inserção na fabricação de alto volume é esperada em algum momento durante 2025 ou 2026. A fim de arriscar a introdução na fabricação, o imec, juntamente com a ASML, estabeleceu um programa muito intensivo para desenvolver todos os principais blocos de construção, como a tecnologia de máscara e materiais que usam resistência UV úmida ou seca, metrologia e caracterização óptica.

Hoje quase todos os fabricantes de chips constroem microchips com transistores FinFET. No entanto, ao entrar na geração de 3nm, os FinFETs sofrem interferência quântica, causando interrupções no funcionamento dos microchips.

O próximo na fila é o Gate-All-Around (GAA) ou transistor de nanofolha, construído como uma pilha de nanofolhas, que oferecerá desempenho aprimorado e efeitos de canal curto aprimorados. Essa arquitetura será essencial a partir de 2 nm.

Samsung, Intel e TSMC já anunciaram que introduzirão transistores GAA em seus nós de 3nm e/ou 2nm.

O transistor forksheet é uma invenção imec, ainda mais densa que o transistor nanosheet, estendendo o conceito de gate-all-around para a geração de 1 nm.

A arquitetura forksheet introduz uma barreira entre os canais negativo e positivo, permitindo que os canais se aproximem.

Espera-se que essa arquitetura permita uma redução do tamanho da célula de 20%.

Escala adicional pode ser realizada colocando os canais negativo e positivo um sobre o outro, referido como o transistor Complementary FET (CFET), um sucessor vertical complexo do GAA.

Ele melhora significativamente a densidade, mas vem à custa do aumento da complexidade do processo, especialmente para contatar a fonte e os drenos dos transistores.

Com o tempo, os transistores CFET incorporarão novos materiais ultrafinos de monocamada 2D com espessura atômica, como dissulfeto de tungstênio (WS2) ou molibdênio.

Este roteiro de dispositivos, combinado com o roteiro de litografia, nos levará à era ångström.

Dois outros desafios estão ocorrendo no nível do sistema desses transistores sub 2nm.

A largura de banda da memória não consegue acompanhar o desempenho da CPU.

O processador não pode funcionar mais rápido do que o ritmo em que os dados e as instruções ficam disponíveis na memória.

Para derrubar essa 'parede da memória', a memória deve se aproximar do chip.

Uma abordagem interessante para derrubar a barreira da memória é a integração 3D system-on-chip (3D SOC), que vai além das abordagens de chiplet populares de hoje.

Seguindo essa abordagem de integração heterogênea, o sistema é particionado em chips separados que são simultaneamente projetados e interconectados na terceira dimensão.

Isso permitirá, por exemplo, empilhar uma camada de memória SRAM para nível 1-Cash diretamente nos dispositivos lógicos principais, permitindo uma interação rápida entre memória e lógica.

Para obter conectividade fora do módulo de largura de banda extremamente alta, interconexões ópticas integradas em interpositores fotônicos estão sendo desenvolvidas.

Em relação aos desafios relacionados ao sistema, colocar energia suficiente no chip e tirar o calor se torna mais difícil.

No entanto, uma solução está à vista: a distribuição de energia agora vai do topo do wafer através de mais de dez camadas de metal até o transistor. A Imec está atualmente trabalhando em uma solução da parte de trás do wafer.